　　(一)培育项目。

　　基于上述科学问题，以总体科学目标为牵引，2025年度拟围绕以下研究方向优先资助探索性强、具有原创性思路、提出新技术路径的申请项目：

　　1. 芯粒分解组合与可复用设计方法。

　　研究集成芯片和芯粒的形式化描述，分解-组合理论及建模方法，研究计算/存储/互连/功率/传感/射频等芯粒的可复用设计方法。

　　2. 多芯粒并行处理与互连架构。

　　研究面向2.5D/3D集成的高算力、可扩展架构，计算/存储/通信等芯粒间的互连网络及容错机制，多芯异构的编译工具链等。

　　3. 集成芯片的自动化设计工具。

　　研究面向集成芯片的综合/布局/布线自动化设计工具，集成芯片的可测性设计等。

　　4. 集成芯片电路设计技术。

　　研究面向2.5D/3D集成的高速、高能效串行/并行、射频/无线、硅光接口电路，大功率集成芯片的电源管理电路与系统等。

　　5. 集成芯片2.5D/3D工艺技术。

　　研究大尺寸硅基板(Interposer)的制造技术，高密度、高可靠的2.5D/3D集成工艺、材料等，万瓦级芯片的散热方法，光电集成封装工艺等。

　　(二)重点支持项目。

　　基于本重大研究计划的核心科学问题，以总体科学目标为牵引，2025年拟优先资助前期研究成果积累较好、交叉性强、对总体科学目标有较大贡献、促进集成芯片开源生态建设的申请项目。鼓励协同自主制造企业参与申请。

　　1. 三维供电系统与分配网络的设计方法

　　研究基于硅通孔(TSV)、深沟槽电容(DTC)等三维结构的多级供电拓扑，探索多相均流且快速响应的供电控制方法和理论，基于三维工艺实现峰值输出电流不低于10000A的多相供电系统，开发三维供电分配网络电源完整性的分析工具，验证10亿节点以上三维供电分配网络的完整性，动静态电压降/噪声与供电系统实测误差不超过10mV。分析工具开源。

　　2. 大规模光子计算芯粒与异质集成架构

　　研究可重构片上光子计算芯粒，探索基于分布式衍射-干涉混合光子计算的权重多次读写和大规模矩阵分解映射方法，研制高算力、高能效的光算电存集成芯片，实现生成式大模型在光电集成芯片上的推理原型验证，支持大模型网络参数规模不低于1亿，光电集成系统算力不低于5000 TOPS，能效不低于150 TOPS/W。

　　3. 太赫兹高通量超构芯粒互连接口

　　研究太赫兹高通量高集成超构芯粒互连接口，探索基于表面等离激元等新型微结构或新机制的传输线模型与多通道传输技术，研制芯片电路与微结构融合的超构芯片及其太赫兹高速率超构直接调制/解调电路，实现带宽≥0.6Tbps/lane，能效≤2pJ/b的芯粒互连接口。

　　4. 超大尺寸玻璃基板的2.5D集成工艺与可靠性

　　研究超大尺寸(≥510×515mm2)玻璃基板制造工艺，探索全铜互连下铜-玻璃界面的微观结合机制、增强界面结合力的工艺方法及其热/力可靠性失效准则，开发深径比≥10:1的电镀玻璃通孔工艺，铜-玻璃界面结合强度≥6 N/cm，验证16颗以上硅基芯粒的2.5D玻璃基板集成芯片，互连最小线宽/线距≤1μm。

　　5. 硅基板深槽电容工艺的高介电常数材料

　　研究兼容硅基板深槽电容工艺的新型高介电常数材料，揭示高介电常数材料多晶相共存的稳定与调控机制，探索晶格适配的电容极板层材料，阐明材料及沉积工艺等因素对深槽电容的击穿电压与漏电流的影响机制，实现基于新材料深槽电容的基板(Interposer)原型，电容密度≥2500nF/mm²，击穿电压≥2V，漏电流≤1nA/μm²。

　　6.硅桥芯粒嵌入的硅-有机混合介质基板(Interposer)工艺

　　研究硅桥芯粒嵌入的硅-有机混合介质基板的制备工艺，阐明模塑材料热膨胀系数、芯粒间距、硅桥厚度等因素对集成芯片张力和翘曲的制约机制，研制包含局部互连硅桥芯粒/RDL/TIV的混合介质基板，总面积≥3500mm2,通过优化工艺与结构缩小芯粒间距至100μm以下，建立封装后集成芯片的可靠性分析模型并开源。

　　(三)集成项目。

　　1. 异构计算3.5D集成芯片

　　面向大模型等新应用场景，研究基于2.5D/3D混合(3.5D)的CPU+NPU异构集成芯片的设计方法，探索多层DRAM芯粒与计算芯粒混合键合的集成芯片架构、三维堆叠的热仿真与热管理优化方法，研制适用于CPU和NPU的有源硅基板(Active Interposer)并在其中验证2.5D/3D互连接口、垂直供电电路与硅基板布局布线工具，实现3.5D异构计算集成芯片原型，集成国产CPU、NPU等4种以上芯粒，异构芯粒总数≥36，总存储≥1Gb，CPU芯粒性能≥600(SPEC2017INT)，智能计算总算力≥200TOPS，三维堆叠界面峰值通信带宽≥1Tbps，完成集成芯片在具身智能等场景中的应用验证。

　　2. 百芯粒级大规模集成芯片

　　面向下一代超算CPU需求，研究和验证大规模集成芯片体系架构与基础关键技术。研究分布式存储架构、容错片上网络架构、芯粒间一致性互连协议和目录机制，突破百芯粒大尺寸基板设计、供电、散热等关键技术并验证电-热-力仿真、基板翘曲模型等工具，构建万核仿真平台。流片研制高性能CPU芯粒和IO芯粒，具有紧耦合张量计算部件能力，计算芯粒中专用浮点运算部件在科学智能场景下利用率不低于30%。芯粒间互连最大带宽≥800Gbps。实现原型芯片系统，其中主处理器RISC-V SPEC2006分数不低于10分/GHz，芯粒数量不少于100颗，浮点算力高于主流CPU厂商使用超前两代工艺的芯片。在第一性原理精度分子动力学模拟场景等科学计算领域形成典型示范。

2025年集成芯片前沿技术科学基础重大研究计划