　　(一)重点支持项目。

　　基于本重大研究计划的核心科学问题，以总体科学目标为牵引，2026年拟优先资助前期研究成果积累较好、交叉性强、对总体科学目标有较大贡献的申请项目：

　　1. 晶圆级的光互连架构与集成芯片。

　　面向晶圆级计算，探索晶圆尺度超大算力集成芯片上芯粒间光互连架构，研究集成光器件、互连驱动电路、中介层(interposer)光波导集成工艺、光电融合互连架构的跨层次协同设计方法。实现≥8吋的晶圆级光互连集成芯片，芯粒间光互连带宽密度≥10Tbps/mm²，晶上光传输距离≥150mm，并开源晶圆级光电融合互连架构仿真工具。

　　2. 下一代高带宽存储(HBM)多层超薄3D堆叠集成技术。

　　面向下一代高带宽存储集成的发展趋势，探索20层以上芯片堆叠的系统-工艺协同设计方法，研究支持D2D/D2W、混合键合/微凸点交织的集成工艺流程，揭示35μm以下超薄芯粒键合的热-电-翘曲演变规律。开发层数≥20层的堆叠键合工艺，实现多层超薄堆叠原型。

　　3. 二维材料存储的三维异质集成芯片。

　　研究硅芯粒与二维芯粒的三维异质集成技术，开发硅-二维界面高密度垂直互连工艺和电路，揭示三维集成工艺对二维材料与器件的良率与可靠性影响。实现三维异质集成的二维(存储阵列)-硅(外围电路)堆叠存储原型芯片，二维存储阵列规模≥100Kb，堆叠界面的垂直接触点密度≥104/mm2。

　　4. 硅工艺兼容的二维材料单片集成技术。

　　研究硅材料层与二维材料层间集成技术，开发硅后道工艺兼容的低温二维器件制备与跨层互连方法。在≥8吋的硅平台上开发二维材料垂直顺序集成工艺，互连层数≥4，晶体管密度≥10000个/mm2，实现基于二维-硅CFET技术的逻辑电路模块，至少包括反相器、与非门及或非门，逻辑电路模块的最低静态功耗≤0.1pW。

　　5. 集成芯片全生命周期故障预测和可靠性管理方法。

　　针对异构芯粒三维芯片的制造时和运行时故障场景，研究TSV、混合键合等关键互连结构的故障机理，构建电-热-力耦合失效和性能故障理论模型，研究故障检测与定位方法。实现基于温度、电压等传感器的运行时热点和翘曲预测模型并开源，分钟级预测精度≥90%。开发自适应任务重映射和调度框架，在单芯粒性能退化50%情况下，系统端到端吞吐率大于无故障性能的70%。

　　6. 面向非同源多芯粒集成芯片的编译优化方法。

　　针对非同源芯粒集成时，不同编译器组合导致的性能开销和分布式存储引入的非对称访存瓶颈，探索集成芯片的时间-空间协同的算子分配与芯粒间数据流映射优化方法，研究计算图级、算子级、瓦片级等不同层次的协同编译。实现至少支持3种非同源芯粒的编译优化工具并开源，较基于TVM/CUDA智能芯片编译器的大语言模型推理性能提高50%以上。

　　7. 基于射频电路重构的感通算集成芯片。

　　研究支持频率、幅度、相位多维属性的射频计算理论，构建射频感知/通信/计算的芯粒，探索将射频通信链路扩展为射频感知与特征提取的感算全通路的重构方法。实现≥10个芯粒的射频重构集成芯片原型，针对低空等场景实现信号感知、数据通信与实时计算的融合，射频重构感通算系统相较于传统射频收发/模数转换/计算处理总能效比提升2个数量级，数据延时≤100ns。

　　(二)集成项目。

　　1. 异构计算3.5D集成芯片。

　　面向大模型在端侧的新应用场景，研究基于2.5D/3D混合(3.5D)的CPU+NPU异构集成芯片的设计方法，探索热-电耦合感知的多层DRAM芯粒与计算芯粒3D键合的跨层次协同设计方法，研制面向通用/专用计算芯粒的可2.5D拓展的有源硅中介层，并在其中验证2.5D/3D互连接口、垂直供电电路与中介层布局布线工具，实现3.5D异构计算集成芯片原型，集成国产CPU、NPU、DRAM等3种以上芯粒，异构芯粒总数≥36，总存储≥4GB，三维堆叠界面峰值通信带宽≥2Tbps，总算力≥200TOPS。3.5D异构集成芯片原型在十亿级视觉-语言-控制具身智能模型的验证场景中，token吞吐率较主流边缘侧GPU提升一个数量级。

　　2. 百芯粒级大规模集成芯片。

　　面向下一代AI for Science 超算CPU需求，研究和验证大规模集成芯片体系架构与基础关键技术。研究支持SRAM、DRAM等多种存储类型的分布式存储架构、容错片上网络架构、芯粒间一致性互连协议，突破百芯粒大尺寸基板设计、供电、散热等关键技术并验证电-热-力仿真、翘曲模型、仿真平台等工具。研制高性能CPU芯粒和IO芯粒，实现集成芯片原型，提供通用、科学计算、AI推理3种算力，自主通用算力核SPEC2006分数不低于10分/GHz，支持FP64和FP16浮点混合精度，浮点算力高于超前两代工艺主流CPU芯片，芯粒数量≥100。集成芯片原型在第一性原理精度分子动力学模拟应用中速度相比超前两代工艺的主流CPU芯片提升1个数量级。

　　3. 三维集成芯片的工艺测量原理与技术。

　　面向异质异构三维集成芯片的工艺的无损测量需求，探索晶圆平整度、深通孔金属沉积、键合对位偏差等测量方法原理与成像技术，对集成芯片在高功率服役环境中的热-机械-电耦合失效进行有效预测和定位，实现多模态包括光谱、X射线、声波等联用。实现晶面表面分辨率达到10nm，无损三维表征极限分辨率达到200nm，支持节距≤5μm混合键合界面的原位成像，成像分辨率≤0.5μm，可进行原位加热、器件供电条件下的微观检测，具备因界面态与体缺陷导致电路故障的测试能力。实现集成工艺测量的原型系统，与自主三维集成工艺产线联用。

2026年度集成芯片前沿技术科学基础重大研究计划